準同期式設計法を用いたプロセッサ設計
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概要
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準同期式回路では、各レジスタに意図的に異なるタイミングでクロックを与えることで、動作周波数の向上や、クロック木の大きさの削減などが実現できる。本稿では動作周波数の向上を目的とした, 完全同期式回路を準同期化する、従来の設計手法と親和性の高い準同期式回路設計手法を提案する。提案手法を4段パイプラインプロセッサの設計に対して適用した結果、完全同期式回路の準同期化に要した設計時間は全体の設計時間に比べわずかであった。プロセッサの動作速度は約16%向上し、本手法の適用の容易性とともに、有効性が確認された。
- 社団法人電子情報通信学会の論文
- 2000-11-23
著者
-
畔上 謙吾
富士通研究所システムlsi開発研究所
-
畔上 謙吾
東京工業大学工学部電気・電子工学科
-
高橋 篤司
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学
-
大戸 友博
東京工業大学大学院理工学研究科集積システム専攻
-
石島 誠一郎
東京工業大学大学院理工学研究科集積システム専攻
-
内海 哲章
東京工業大大学院学理工学研究科集積システム専攻
-
内海 哲章
東京工業大学大学院理工学研究科集積システム専攻
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