一般同期方式におけるレジスタ再配置によるレジスタ削減手法(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
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概要
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クロックを各レジスタに任意のタイミングで入力できるという仮定の下で,回路の動作や構造を変更せず,レジスタの挿入位置のみを変更するレジスタ再配置を利用することで,回路が動作可能な最小クロック周期は減少することがある.しかし,その最小クロック周期が減少する場合,回路内のレジスタ数が増加する傾向にある.そこで,本稿では目標のクロック周期を達成しつつ,回路内のレジスタ数を減少させるレジスタ再配置手法を提案する.実験では,提案手法は多くの回路で実用的な時間内にレジスタ数を削減できることを示す.
- 一般社団法人情報処理学会の論文
- 2006-11-28
著者
-
小平 行秀
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学理工学研究科集積システム
-
小平 行秀
会津大学コンピュータ理工学部
-
高橋 篤司
東京工業大学
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