準同期方式におけるリタイミングを用いた回路修正手法(設計手法, システムオンシリコン設計技術並びにこれを活用した VLSI)

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概要

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レジスタ間の遅延が与えられた時, 各レジスタに適切なタイミングでクロックを供給することで, 回路はレジスタ間最大遅延よりも小さいクロック周期で動作可能となる.また, ネットリスト中でのレジスタの挿入位置を変更するリタイミングは, 完全同期式回路の再設計手法の1つとして, クロック周期の改善やレジスタ数の削減のために用いられる.この2つの手法を併せて用いることで, 最小クロック周期が小さく, レジスタ数が少ない回路を効率よく得られる可能性がある.本研究では, 各素子が一意の遅延値を有しているという仮定の下で, 準同期方式において最小クロック周期を決定しているレジスタに対してリタイミングを行うことで, 与えられた回路の最小クロック周期及びレジスタ数を下げるように回路を修正する手法を提案する.また, 準同期方式のみ, リタイミングのみで得られる回路と比較を行い, 提案手法の有効性を示した.
社団法人電子情報通信学会の論文
2005-03-04

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