クラスタ分割を用いたスケジューリング法の効率化(システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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準同期式回路のクロック合成において,レイアウト中で位置的に近い複数のレジスタを一つのクラスタにまとめ同一のクロックタイミングを割り当てることにより,高速なクロック周期を実現しつつクロック配線長を抑えるスケジューリング手法が提案された.この手法はレイアウト情報から初期分割を得て,修正を繰り返す.本研究では,レイアウトだけでなく回路の遅延情報も考慮して適切な初期分割を決定し,クロック周期の高速化を阻害するクラスタ問サイクルを効率的に解消するように拡張したスケジューリング手法を提案する.提案手法を実際の回路データに適用したところ,既存手法に比べ高速なクロック周期を短い計算時間で達成できていることが確認された.
- 社団法人電子情報通信学会の論文
- 2006-03-02
著者
-
小平 行秀
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学大学院理工学研究科集積システム専攻
-
小平 行秀
会津大学コンピュータ理工学部
-
高橋 篤司
東京工業大学
-
砂走 裕一
東京工業大学工学部情報工学科
-
砂走 裕一
東京工業大学大学院理工学研究科集積システム専攻
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