システムレベル設計に対する拡張システム依存グラフを利用した記述チェッカ(上流設計技術(1),システムオンシリコン設計技術並びにこれを活用したVLSI)
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概要
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システムLSIやSoCのシステムレベル設計において,バグを早期に発見し修正することが重要である.本稿では,代表的なシステムレベル設計記述言語であるSpecC言語に対する既存のシステム依存グラフに,並列性に関する2つの依存エッジを導入する.そのシステム依存グラフ上で,並列性に関する典型的な誤りとしてデッドロックと変数への競合アクセスを静的に検出する手法を提案する.実験によって,従来のシステム依存グラフに基づく検出手法では検出が不可能であった誤りを検出でき,誤検出が少なくなったことを示す.
- 社団法人電子情報通信学会の論文
- 2007-02-28
著者
-
藤田 昌宏
東京大学大学院工学系研究科電子工学
-
西原 佑
東京大学大学院工学系研究科電気系工学専攻
-
松本 剛史
東京大学大規模集積システム設計教育研究センター
-
安藤 大介
東京大学大学院工学系研究科電子工学専攻
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