リード/ライト同時ディスターブ・アクセスに対して安定なSRAMセル設計手法(VLSI回路,デバイス技術(高速,低電圧,低消費電力))

概要

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2ポートSRAMメモリセルは、リード/ライト同時ディスターブ・アクセスにおいても、メモリセルの動作マージンを保つ必要がある。しかしながら、従来の1ポート・メモリセルを対象とした、動作マージン改善手法では、同一カラムにおいて、リード/ライト同時ディスターブ・アクセスが生じた場合、リードセルのセル電流劣化が生じる恐れがある。我々は、2ポートSRAMのリード/ライト同時アクセス時においても、セル電流劣化やセルサイズ増大が生じない、セル端子バイアス制御方法を、65nm CMOS 8トランジスタ(Tr)2ポート・メモリセル回路に適用した。その結果、リード、及びライトマージンがV_<dd>=0.9V時に、従来手法と比べて45%、及び70%改善することを確認した。このセルバイアス制御方法を用いることにより、セルサイズは20%低減することが可能である。さらに、メモリセルサイズを縮小するために、同制御方法を7Trメモリセルに適用し、セルサイズを従来比31%縮小した事例を報告する。
社団法人電子情報通信学会の論文
2006-08-10