IFIP WG10.4 Winter Meeting報告
スポンサーリンク
概要
著者
関連論文
-
非同期式カスケードALUアーキテクチャ
-
非同期式パイプライン構造の性能評価
-
A Scheduling Method for Asynchronous VLSI System Design
-
非同期式カスケードALUプロセッサの評価
-
非同期式カスケードALUアーキテクチャの提案
-
比例遅延変動モデルに基づく非同期式論理完了信号に関する一考察
-
非同期式パイプラインプロセッサの高性能化手法について
-
非同期式プロセッサ TITAC-2 の同期インタフェース
-
非同期式プロセッサTITAC-2の性能評価
-
マルチ閾値電圧トランジスタを用いた2線2相式非同期式回路のリーク電力削減手法(遅延・電源ノイズ解析,デザインガイア2008-VLSI設計の新しい大地)
-
マルチ閾値電圧トランジスタを用いた2線2相式非同期式回路のリーク電力削減手法(遅延・電源ノイズ解析,デザインガイア2008-VLSI設計の新しい大地-)
-
共有資源の優先度と電源電圧の協調制御によるチップマルチプロセッサの省電力化(マルチプロセッサ)
-
プロセス変動を考慮した電流制御による低電力化手法(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
-
遅延変動特性を考慮したタイミング信号設計方式に関する検討(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
bit単位の遅延変動を考慮した高性能低消費電力演算回路の設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
情報システム・ネットワークのディペンダビリティに関する国際会議DSN2005の報告
-
ディペンダブル・コンピューティング研究への期待と課題 : DSN2005報告を兼ねて(データ工学, ディペンダビリティ, 一般)
-
束データ方式による非同期式回路の動作合成手法の提案(デザインガアイ2006-VLSI設計の新しい大地を考える研究会)
-
束データ方式による非同期式回路の動作合成手法の提案(動作合成/データパス合成,デザインガイア2006-VLSI設計の新しい大地を考える研究会)
-
同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
-
セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
-
非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般論理合成及び高位合成)
-
同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
セルコントローラに基づいた非同期制御回路の合成
-
非同期データパス合成における解探索空間の削減
-
非同期回路におけるデータパス遅延情報を用いた制御信号共有化手法
-
プロセス二重化とプロセス対交換によるチップマルチプロセッサの高信頼化手法(ディペンダブル設計,デザインガイア2009-VLSI設計の新しい大地-)
-
セルフチェッキング・システムの誤り表示について(技術談話室)
-
セルフチェッキング順序回路に関する一考察
-
セルフチェッキング・プロセッサ-の一構成法
-
セルフチェッキング・システムにおける誤り安全性と誤り伝搬性の概念
-
bit単位の遅延変動を考慮した高性能低消費電力演算回路の設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
遅延変動特性を考慮したタイミング信号設計方式に関する検討(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
bit単位の遅延変動を考慮した高性能低消費電力演算回路の設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
遅延変動特性を考慮したタイミング信号設計方式に関する検討(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
bit単位の遅延変動を考慮した高性能低消費電力演算回路の設計(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
遅延変動特性を考慮したタイミング信号設計方式に関する検討(VLSIの設計/検証/テスト及び一般(デザインガイア))
-
VLSI 設計教育の現状と将来
-
ディペンダブル・コンピューティング研究への期待と課題 : DSN2005報告を兼ねて(データ工学, ディペンダビリティ, 一般)
-
マルチ閾値電圧トランジスタを用いた2線2相式非同期式回路のリーク電力削減手法(遅延・電源ノイズ解析,デザインガイア2008-VLSI設計の新しい大地)
-
1 out of 4符号を用いた低消費電力非同期式回路設計(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
-
1 out of 4符号を用いた低消費電力非同期式回路設計(VLSI回路,デバイス技術(高速,低電圧,低消費電力))
-
A-3-7 Simulinkによるモデルベースデザイン手法を用いた効率的な組込みハードウェア開発手法の評価(A-3. VLSI設計技術,一般セッション)
-
空間的に故障率が異なる計算機クラスタシステムにおけるチェックポインティング(ディペンダブルネットワーク・分散システム,ディペンダブルコンピューティング論文)
-
空間的・時間的な故障率の変動を考慮したチェックポインティング手法の初期検討(高信頼システム, SWOPP武雄2005(2005年並列/分散/協調処理に関する「武雄」サマー・ワークショップ))
-
プロセス代数に基づく非同期式論理回路の設計検証 (非同期式回路/システム設計論文小特集)
-
セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
セルコントローラに基づいた非同期制御回路の合成(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
非同期データパス合成における解探索空間の削減(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
FPGA実装を想定した束データ方式による非同期式回路のフロアプラン手法の検討
-
プロセス変動を考慮した電流制御による低電力化手法(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
-
プロセス変動を考慮した電流制御による低電力化手法(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
-
IFIP WG10.4 Winter Meeting報告
-
トランスダクション法を用いた非同期制御回路最適化
-
トランスダクション法を用いた非同期制御回路最適化
-
SCore クラスタシステムにおけるチェックポインティング機構の性能評価
-
A-3-9 高位合成ツールによる LSI 開発事例
-
高信頼HPCクラスタのためのチェックポインティング高速化の検討(2003年並列/分散/協調処理に関する「松江」サマーワークショップ(SWoPP松江2003))(DC-1高信頼化手法)
-
多重故障を考慮した計算機クラスタ向けSkewed Checkpointingの検討(2004年並列/分散/協調処理に関する「青森」サマーワークショップ(SWoPP青森2004))
-
同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
同期式仕様記述を用いた非同期式VLSI設計支援CADシステムの構築と評価(VLSIの設計/検証/テスト及び一般 論理合成及び高位合成)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
-
非同期式VLSI設計用CADシステムの提案
-
非同期式VLSI設計用CADシステムの提案
-
パルス論理による非同期式データパス回路の構成
-
3E-5 基本素子レベルでパイプライン化されたパルス論理回路の合成
-
階層型CDFGによる非同期コントローラの合成(システムLSIの設計技術と設計自動化)
-
通信オーバーヘッドを考慮したマルチプロセッサSoC向け低消費電力化タスクスケジューリング手法(ARC-4:スケジューリング,2006年並列/分散/強調処理に関する『高知』サマー・ワークショップ(SWoPP 高知2006))
-
細粒度化による非同期式パイプラインの最適化設計
-
細粒度化による非同期式パイプラインの最適化設計
-
細粒度化による非同期式パイプラインの最適化設計
-
非同期式カスケードALUアーキテクチャ
-
非同期式パイプライン構造の性能評価
-
非同期式カスケードALUアーキテクチャ
-
非同期式パイプライン構造の性能評価
-
SD符号を用いた非同期式高速除算器
-
SD符号を用いた非同期式高速除算器
-
SD符号を用いた非同期式高速除算器
-
3E-6 符号確定位置を考慮した非同期式非回復法除算器の設計
-
非同期式プロセッサTITAC-3の命令供給機構
-
非同期回路におけるデータパス遅延情報を用いた制御信号共有化手法
-
SDIモデルに基づく局所同期型非同期式VLSI設計方式
-
GALS型SoCの低消費電力化のためのタスクスケジューリング手法(ARC-4: 低電力アーキテクチャ2, 2005年並列/分散/協調処理に関する『武雄』サマー・ワークショップ(SWoPP武雄2005)-研究会・連続同時開催-)
-
同期式回路スケジューリング法に基づいた非同期式回路設計のための依存性グラフ作成法
-
遅延変動を考慮したスタンダードセルライブラリの構築と評価(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
-
非同期式パイプライン高速化のためのステージ間ラッチの構成
-
非同期式プロセッサTITC-2の論理設計における高速化手法 (非同期式回路/システム設計論文小特集)
-
非同期式浮動小数点加減算回路の構成と評価
-
非同期式浮動小数点加減算回路の構成と評価
-
非同期式浮動小数点加減算回路の構成と評価
-
3E-4 データの符号化を考慮した非同期式データパスの評価
-
Cascade ALUを用いた命令実行手法の提案と評価
-
非同期式VLSIシステム設計
-
独立法人化後の国立大学の新しい姿 : 東大先端研の取り組みから
-
PD-3-6 ディペンダブルコンピューティングの課題
-
非同期式プロセッサを用いたコンピュータシステムの実現
-
非同期式プロセッサTITAC-2の性能解析
-
データパスの特性を考慮した非同期式制御回路の一設計手法
もっと見る
閉じる
スポンサーリンク