SD符号を用いた非同期式高速除算器
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概要
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同期式システムには配線遅延の増大による性能向上の限界があるため、現在非同期式システムの研究を行っている。同期式システムでは最悪遅延を小さくすることで回路の高速化が行われるが、非同期式システムでは平均遅延を小さくすることで高速化を実現する。そのため、最適な回路構成方法が異なる場合があり、非同期式システムに適したものを研究する必要がある。そこで、基本的な算術演算ユニットである除算器に着目しいくつかの高速化手法を提案してシミュレーションを行った。本稿ではそれらの高速化手法及びそのシミュレーション結果などについて詳しく論じる。
- 1999-04-16
著者
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