重回帰分析により得られた1次式によるインダクタンスを考慮した配線遅延の見積り(VLSIの設計/検証/テスト及び一般(デザインガイア))
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概要
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DSM(Deep SubMicron technology)時代では高位設計の際, フロアプランや配線抵抗などを考慮する必要が出でくる.また, 高位設計で繰り返し行われるグローバル配線遅延の見積もりの際, インダクタンスの影響が無視できない.本稿ではインダクタンスを考慮してグローバル配線遅延を見積もる方法について述べる.本稿ではドライバ-RLC配線-負荷モデルのステップ応答のが50%に達するまでの時間(50%遅延)を見積もる.提案する見積もり式は, あらかじめ素子値を説明変数として重回帰分析により得られた1次式を用いる.本手法は遅延の内, time of flightが支配的な場合に適用可能で, SPICEで計算した値との誤差を最大約15%, 平均約2.5%で見積もることができる.
- 一般社団法人情報処理学会の論文
- 2005-11-30
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
アンワル マルタディナタ
早稲田大学理工学部コンピュータ・ネットワーク工学科
-
鈴木 康成
早稲田大学理工学部コンピュータ・ネットワーク工学科
-
柳澤 政生
早稲田大学
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