ジッタ耐性に優れたパラレル型CDRを用いた12.5 Gbit/s CMOS BERT LSI
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概要
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ジッタ耐性に優れたパラレル型CDR (Clock and Data Recovery)とそのCDRを用いた12.5 Gbit/s BERT(Bit Error Rate Tester) LSIを0.13μm CMOS プロセス(f_T = 60 GHz)で実現した。12.5 Gbit/s でのエラーフリー動作に加えて、9.95、10.3、10.7、及び、11.1 Gbit/s でのエラーフリー動作も確認している。また、CDRのジッタ耐性がSONET OC-192 のジッタ耐性規格を満たし、さらに、XFP(10 Gigabit small form facter pluggable module)のジッタ耐性規格をも満たしていることを確認した。
- 社団法人電子情報通信学会の論文
- 2004-05-14
著者
-
西村 和好
NTTマイクロシステムインテグレーション研究所
-
大友 祐輔
NTTマイクロシステムインテグレーション研究所
-
野河 正史
NTTマイクロシステムインテグレーション研究所
-
川村 智明
NTTマイクロシステムインテグレーション研究所
-
小泉 弘
日本電信電話株式会社NTTマイクロシステムインテグレーション研究所
-
富樫 稔
日本電信電話株式会社NTTマイクロシステムインテグレーション研究所
-
野河 正史
日本電信電話株式会社NTTマイクロシステムインテグレーション研究所
-
大友 祐輔
日本電信電話株式会社nttマイクロシステムインテグレーション研究所
-
富樫 稔
NTTマイクロシステムインテグレーション研究所
-
小泉 弘
NTTマイクロシステムインテグレーション研究所
-
西村 和好
日本電信電話株式会社マイクロシステムインテグレーション研究所
-
大友 祐輔
Ntt マイクロシステムインテグレーション研
-
野河 正史
日本電信電話株式会社マイクロシステムインテグレーション研究所
-
富樫 稔
日本電信電話株式会社マイクロシステムインテグレーション研究所
-
川村 智明
NTTマイクロインテグレーション研究所
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