低電圧電源時における両相形DFFのノイズ耐性
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概要
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現在のLSIでは低電圧化が必須となっており、電源電圧を低減化する方法が取られている。しかし、ノイズの絶対値は減らせないため、低い電源電圧ではこれまでに比べ電源電圧に対するノイズの割合が大きくなる。電圧の変動は回路の速度遅延のばらつきを引き起こし、LSIの動作速度を落とす要因となる。今回、電源電圧のノイズの影響を低減できる回路形式について報告する。
- 社団法人電子情報通信学会の論文
- 1997-08-13
著者
-
野河 正史
日本電信電話株式会社NTTマイクロシステムインテグレーション研究所
-
大友 祐輔
日本電信電話株式会社nttマイクロシステムインテグレーション研究所
-
大友 祐輔
NTTシステムエレクトロニクス研究所
-
吉田 毅
NTT システムエレクトロニクス研究所
-
野河 正史
NTTシステムエレクトロニクス研究所
-
大友 祐輔
Ntt マイクロシステムインテグレーション研
-
吉田 毅
NTTシステムエレクトロニクス研究所
-
野河 正史
日本電信電話株式会社マイクロシステムインテグレーション研究所
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