FPGAを対象とした低消費電力指向配置・概略配線同時処理手法
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概要
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FPGAをコアチップと周辺LSIをつなぐインタフェースに用いることにより, システムLSIの汎用性を増す試みが注目されている. しかしながら, FPGAはゲートアレイ等と比べ消費電力が高く, システムLSI全体の消費電力を削減するにはFPGAを対象に低消費電力化設計手法を構築する必要がある. 本稿ではFPGAを対象とし, 低消費電力化を目的とした配置・概略配線同時処理手法を提案する. 提案手法は, レイアウト領域および配置すべき論理ブロック集合の階層的2分割を基本とする. 分割された領域間に接続要求がある場合, 仮想ブロックを生成することによりブロック間の接続を保持する. 配線を仮想ブロックにより表現することで論理ブロックと同等に扱い, 配置と概略配線とを同時に処理する. スイッチング確率の高いネットに重みを付加し, そのネットに接続されたブロックを同じ領域に割り当てることにより, スイッチング確率の高いネットの配線長を短くし回路全体の消費電力を削減する. 計算機実験により手法の有効性を評価した結果を報告する.
- 1997-06-27
著者
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