CMOSパイプライン乗算回路の低消費電力化
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概要
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LSIの低消費電力化に際して、スループット(=処理性能)と活性領域面積A(∝FET数)を維持することが基本条件である。なお、fは与えられた電源電圧Vにおける最高動作周波数に等しい。加算回路や乗算回路のようなCMOS論理回路において、Vを、ただ単に、n分の1(=V/n)にすると、動作時消費電力Pは1/n^3となり、激減するが、fは1/nに劣化してしまう。この問題は表1に示す様に"n段のパイプライン方式"を導入することにより解決できる。但し、この場合、Pは1/n^2となる。本表には、遅延時間、P、Aが全て零であるとした理想的なパイプラインレジスタPR(n-1)個挿入された場合の効果が示されている。しかし、実際にはこれらのファクタは零ではないから、Vを1/nとして、n段パイプラインを導入しても、CMOS論理回路のA、f、Pは表1のようにはならない。
- 1996-03-11
著者
-
廣部 厚紀
中央大学大学院理工学研究科情報工学専攻 : (現)日本電気(株)
-
廣部 厚紀
中央大学 理工学研究所
-
水野 伸一郎
中央大学 理工学部 情報工学科
-
武内 正則
中央大学 理工学部 情報工学科
-
榎本 忠儀
中央大学 大学院 理工学研究科 情報工学専攻
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