CMOS論理ゲートの貫通電流による消費電力とその低減技術
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概要
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大規模CMOS論理回路の動作時消費電力(P_T)を最小化する方法を提案する.まずN個(=m×n)の負荷ゲートを駆動する対象ゲートの並列数(m)を最適化することにより、負荷ゲートへの入力信号立ち上がり時間、立ち下がり時間を短縮して、負荷ゲートの貫通電流による消費電力(P_S)を削減する方法を提案する.Nが最大で22の8b平方根・除算回路に適用した結果、mが4の時、P_Tは最小となった.この時、P_Tは1,890μWで、mが1の従来回路のP_Tの91.2%に削減されていることがわかった.次に高いしきい値電圧のFETをクリティカルパス以外の回路に使用、P_Sを削減する方法を提案する.この方法を上記と回路構成がわずかに異なる8b平方根・除算回路に適用した結果、従来形に比べ、P_Tは96.7%に減少した.一方、速度劣化はほとんど無かった.
- 社団法人電子情報通信学会の論文
- 2002-12-13
著者
-
鹿野 裕明
中央大学理工学部情報工学科
-
榎本 忠儀
中央大学 理工学部
-
天川 慶太郎
中央大学 大学院 理工学研究科 情報工学
-
鹿野 裕明
中央大学 大学院 理工学研究科 情報工学
-
天川 慶太郎
中央大学大学院理工学研究科情報工学専攻
-
榎本 忠儀
中央大学 大学院 理工学研究科 情報工学専攻
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