高速・低電力LSIに向けた動的制御可能な電圧レベル変換器(DCLC)技術とその応用
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概要
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性能を維持し、動作時消費電力(P_<AT>)および待機時消費電力(P_<ST>)を低減する動的制御可能な電圧レベル変換器(DCLC)技術を開発し、これを0.13μm-CMOS SRAMや逐次桁上げ加算回路(RCA)へ適用した.従来形8ビットRCAのP_<ST>は88.7nWであった.改良形8ビットRCAのP_<ST>は4.03nWで、従来形の4.54%に減少した.一方、クロック周波数100MHzの時、従来形8ビットRCAのP_<AT>は97.4μWであった.改良形8ビットRCAのP_<AT>は63.9μWで、従来形の65.6%に減少した.改良形8ビットRCAのクリティカルパス遅延時間t_Dは0.79n秒で、従来形のt_Dのわずか3.8%増であった.従来形512ビットSRAMのP_<ST>は3.58μWであった.改良形512ビットSRAMのP_<ST>は1.04μWで、従来形の29.1%に減少した.改良形SRAMのアクセス時間は286p秒で、従来形SRAMのアクセス時間(283p秒)に比べ、遅れは1.06%とわずかであった.
- 社団法人電子情報通信学会の論文
- 2001-07-26
著者
-
榎本 忠儀
中央大学大学院理工学研究科情報工学専攻
-
鹿野 裕明
中央大学理工学部情報工学科
-
岡 佳憲
中央大学大学院理工学研究科情報工学専攻
-
鹿野 裕明
中央大学大学院理工学研究科情報工学専攻
-
原田 知親
中央大学大学院理工学研究科情報工学専攻
-
原田 知親
中央大学大学院理工学研究科情報工学
-
榎本 忠儀
中央大学大学院理学部研究科情報工学専攻
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