低電力・高速90nm-CMOSクロック回路の開発(メモリ/クロック,システムオンシリコン設計技術並びにこれを活用したVLSI)

概要

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予め遅延、電力を最適化したクロックドライバとレジスタアレイモジュールで構成する、新たなクロック回路アーキテクチャを提案する。分木数がx、ファンアウト数がy_P(=x^<P-1>)のクロックドライバでは、y_Pに関係なく、消費電力(P_T)はxが3から9までの幅広い範囲で、遅延時間(t_T)はxが3および4で、電力・遅延積(P_T・t_T)はxが4で最小となる。一方、プレ回路段(インバータ1個で構成)、クロック信号を生成するバッファ段1{インバータm個で構成(m=1〜M)}、相補のクロック信号を生成するバッファ段2(インバータm個で構成)、M個のフリップフロップ(FF)から構成されるレジスタアレイモジュールでは、mが約1.5×M^<1/2>のとき、P_T、t_Tが同時に最小となる。y_Pが1024のクロックドライバとMが40のレジスタアレイモジュールで41K個のFFを駆動するクロック回路を構成する場合、P_T、t_Tはxが4、mが8の時に最小になり、xが2、mが1と比べ、それぞれ約55%、40%に削減された。
社団法人電子情報通信学会の論文
2007-03-01