低消費電力・高速90nm-CMOSクロックドライバ(VLSI回路,デバイス技術(高速,低電圧,低消費電力))

概要

論文の詳細を見る
クロックドライバとレジスタアレイの縦続接続で構成される90-nm CMOSクロックネットワークの消費電力(P_T)と信号遅延時間(t_T)を最小化する方法を提案する。分木数がx(x=1〜X)、インバータ段数がp(p=1〜p)、ファンアウト数がy_p(=x^<p-1>)、総インバータ数がY(=Σx^<p-1>)のクロックドライバでは、y_pに関係なく、P_Tはxが3から9までの幅広い範囲で最小、t_Tはxが3および4で最小、となった。一方、プレ回路段(インバータ1個で構成)、クロック信号を生成するバッファ段1{インバータm個で構成(m=1〜M)}、相補のクロック信号を生成するバッファ段2(インバータm個で構成)、M個のフリップフロップ(FF)から構成されるレジスタアレイでは、P_T、t_Tが同時に最小となるmが存在する。このmの値は、Mが40の場合、8〜10であった。41K個のFFを駆動するクロックネットワークの最小P_T、t_Tはxが4、mが8の時に得られ、xが2、mが1と比べ、それぞれ約55%、40%に削減された。
社団法人電子情報通信学会の論文
2006-08-10