FPAccA model 2.0チップの設計 : 再構成可能な浮動小数点演算器アレイ
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概要
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従来のFPGAにおける配置配線時間の増大などの問題を解消するため、より基本セルの粒度を粗くしたアーキテクチャとしてField Programmable Accumulator Array(FPAccA)が提案されている。本稿では、演算器としてIEEE規格754に準拠する単精度浮動小数点演算器を実装したFPAccA model 2.0チップを設計、評価した。設計したFPAccA model 2.0チップは、0.35μmプロセスで4.9mm角のチップ上に加減算器9個、乗算器3個を実装し、動作周波数100MHzにて300MFLOPSの理論最大性能が見込まれる。
- 社団法人電子情報通信学会の論文
- 2000-01-12
著者
-
津田 孝夫
広島市立大学情報科学部
-
越智 裕之
広島市立大学 情報科学部
-
河野 陽一
広島市立大学情報科学部情報工学科
-
越智 裕之
広島市立大学情報科学部情報工学科
-
越智 裕之
広島市立大学
-
津田 孝夫
広島市立大学情報科学部情報工学科
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