14th IEEE VLSI Test Symposium報告
スポンサーリンク
概要
- 論文の詳細を見る
本報告は,1996年4月29日から5月1日にかけて,アメリカ合衆国,ニュージャージー州,プリンストンで開催された,第14回IEEE VLSIテストシンポジュウムについて,会議の開催状況,プログラムなどについての概要を記したものである.
- 社団法人電子情報通信学会の論文
- 1996-06-11
著者
関連論文
- IDDQテストを対象としたテスト系列の圧縮法 (テストと設計検証論文特集)
- 状態遷移を用いた短縮スキャンシフトによる順序回路のテスト
- トランジスタ短絡故障のI_テストベクトルの選択について
- 全可観測な環境での綜合的なテスト容易化手法
- テストポイントとフェーズシフタを用いたBISTによるクロストーク故障検査
- ディジタルVLSIにおけるクロストーク故障に対する組込み自己検査手法
- 多段リンクネットワークにおけるエンドツーエンドARQ方式のスループット解析 : 一般化 Go-Back-N の場合
- 中間故障電圧値を扱う故障シミュレーションの高速化について
- パス遅延故障のテストのためのロバスト依存パスの識別法
- 高信頼度マルチキャストにおけるハイブリッドARQプロトコルの遅延性能評価
- イメージセンサに対する統計型エラーモデルとそのテスト手法について(半導体テスト,ディペンダブルコンピューティング論文)
- 低消費電力設計とそのテスタビリティに関する考察
- 論理最適化手法を用いた消費電力の低減化手法
- 論理最適化手法を用いた消費電力の低減化手法
- CMOS回路における最大変化ゲート数の評価手法について
- CMOS論理回路の信号値遷移確率の評価法について
- CMOS論理回路の信号値遷移確率の評価法について
- CMOS回路における最大変化ゲート数の評価手法について
- CMOS回路における最大変化ゲート数の評価手法について
- ゲートレベル組合せ回路の単一論理設計誤りに対する診断手法
- 同期式順序回路のクロストーク故障に対する故障シミュレーション
- 同期式順序回路のクロストーク故障に対する故障シミュレーション
- ゲート伝搬遅延を考慮したクロストーク故障の検査入力生成手法
- 活性化経路を利用した検査入力生成の効率化手法--PATHアルゴリズム
- トライステ-ト素子を含む回路のテスト生成手法について
- 到達不能状態に基づく順序回路の冗長信号線の同時除去法
- フリップフロップ集合の分割による到達不能状態の探索法
- 並列チャネルシステムにおけるGo-Back-N ARQ方式の特性解析
- 含意を用いた多段論理回路簡単化手法の高速化に関する研究
- 14th IEEE VLSI Test Symposium報告
- マルコフビット誤りチャネルにおける ARQ 方式のスループット特性
- 反復伝送を用いたハイブリッド Go-Back-N ARQ 方式のトラヒック解析
- リセット機能を持つ順序回路に対するテスト系列圧縮法
- テスト数制限下でのテスト入力集合の選択手法について (テストと設計検証論文特集)
- 多重故障に対するテスト生成の効率的手法について
- 並列ベクトルペア解析を用いた多重縮退故障のテスト生成について
- 並列ベクトルペア解析を用いた多重縮退故障のテスト生成について
- パス遅延故障のテストと冗長性判定について
- 多重故障に対するテスト生成の効率的手法について
- 含意操作に基づいた論理回路の簡単化手法について
- 短縮スキャンシフトによる順序回路のテスト
- 組込み電流テストのためのテスト回路とテスト生成手法