CMOS論理回路の信号値遷移確率の評価法について
スポンサーリンク
概要
- 論文の詳細を見る
文論文は,CMOS論理回路に対する平均消費電力を評価する一手法として,信号値遷移確率の評価法について考察したものである.本論では,外部入力に与えられている信号値遷移確率を用いて内部信号線の信号値遷移確率を計算することによりパワ-ファクタを見積もる手法について述べ,計算精度,評価時間についてランダムパタ-ンシミュレ-ションによる結果と比較し,考察している.また,組合せ回路を対象とした信号値遷移確率評価法を順序回路に対して拡張し,順序回路に対する適用限界を示すパラメ-タについて考察している.最後に,低消費電力な回路設計への応用としてトランスダクション法との融合を考え,低消費電力となる回路生成について述べている.
- 社団法人電子情報通信学会の論文
- 1994-10-28
著者
関連論文
- 状態遷移を用いた短縮スキャンシフトによる順序回路のテスト
- トランジスタ短絡故障のI_テストベクトルの選択について
- 全可観測な環境での綜合的なテスト容易化手法
- 多段リンクネットワークにおけるエンドツーエンドARQ方式のスループット解析 : 一般化 Go-Back-N の場合
- パス遅延故障のテストのためのロバスト依存パスの識別法
- CMOS回路における最大変化ゲート数の評価手法について
- CMOS論理回路の信号値遷移確率の評価法について
- CMOS論理回路の信号値遷移確率の評価法について
- CMOS回路における最大変化ゲート数の評価手法について
- CMOS回路における最大変化ゲート数の評価手法について
- ゲートレベル組合せ回路の単一論理設計誤りに対する診断手法
- ゲート伝搬遅延を考慮したクロストーク故障の検査入力生成手法
- 14th IEEE VLSI Test Symposium報告
- マルコフビット誤りチャネルにおける ARQ 方式のスループット特性
- 反復伝送を用いたハイブリッド Go-Back-N ARQ 方式のトラヒック解析
- テスト数制限下でのテスト入力集合の選択手法について (テストと設計検証論文特集)
- 多重故障に対するテスト生成の効率的手法について
- 並列ベクトルペア解析を用いた多重縮退故障のテスト生成について
- 並列ベクトルペア解析を用いた多重縮退故障のテスト生成について
- パス遅延故障のテストと冗長性判定について
- 多重故障に対するテスト生成の効率的手法について
- 含意操作に基づいた論理回路の簡単化手法について
- 短縮スキャンシフトによる順序回路のテスト
- 組込み電流テストのためのテスト回路とテスト生成手法