ツリー構造を持つ論理ブロックを対象としたテクノロジマッピング手法
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概要
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本稿では, 2入力LUT 3個がツリー状に接続されたFPGAの論理ブロックを対象としたテクノロジマッビシグ手法を提案する. 論理ブロック数の最小化を目的とする. まず入力するブーリアンネットワークとしてツリーを仮定したとき, 論理ブロック数最小化という観点で最適解が線形時間で得られるテクノロジマッピング手法を示す. 次に, この手法を拡張しサイクルのない有向グラフに適用可能とした, 発見的なテクノロジマッピング手法を提案する. 提案手法は次の3段階からなる. i)ブーリアンネットワークを複数のファンアウトを持つノードを根とするツリーに分割し, ii)分割された各ツリーに対して最適なテクノロジマッピングの解を求め, iii)ブーリアンネットワーク全体で最適化する. 計算機実験により提案手法の有効性を評価する.
- 社団法人電子情報通信学会の論文
- 1997-12-12
著者
-
戸川 望
早稲田大学
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
荒 宏視
(株)日立製作所 基礎研究所
-
荒 宏視
日立製作所基礎研究所:早稲田大学
-
荒 宏視
早稲田大学理工学部電子・情報通信学科
-
柳澤 政生
早稲田大学
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