耐タンパLSI設計技術 : 模倣品防止のための物理複製不可能なデバイス

スポンサーリンク

概要

• 論文の詳細を見る
• 2011-12-08

著者

• 汐崎 充

  立命館大学総合理工学研究機構

• 古橋 康太

  立命館大学理工学研究科

• 汐崎 充

  立命館大学

• 藤野 毅

  立命館大学

関連論文

• マルチファンクションプログラマブルSOI-演算メモリMFPM(計算機システム)
• FPGA実装された暗号回路に対するビット値に着目した電力差分解析(DPA)実験(暗号処理回路,システムオンシリコンを支える設計技術)
• プログラマブルロジックePLXを用いたネットワークセキュリティ回路の実装評価(システムオンシリコン設計技術並びにこれを活用したVLSI)
• ビアプログラマブルロジックVPEXを用いた固定秘密鍵埋め込み型RSA暗号回路の設計(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
• 超高精細映像のJPEG2000エンコーダVLSIアーキテクチャの検討(回路技術(一般、超高速・低電力・高機能を目指した新アーキテクチャ))
• プログラマブルロジックePLXを用いたネットワークセキュリティ回路の実装評価(システムオンシリコン設計技術並びにこれを活用したVLSI)
• プログラマブルロジックePLXの自動マッピングツールの開発とローカルアーキテクチャ検討(リコンフィギャラブルシステム1,デザインガイア2007-VLSI設計の新しい大地を考える研究会)
• SoC埋め込み型プログラマブルロジックePLX向け自動配線ツールの検討(リコンフィギャラブルデバイス,リコンフィギャラブルシステム,一般)
• SoC埋め込み型プログラマブルロジックePLXの設計アーキテクチャの検討と回路マッピングの評価(FPGAとその応用及び一般)
• SoC埋め込み型プログラマブルロジックePLXの設計アーキテクチャの検討と回路マッピングの評価(FPGAとその応用及び一般)
• SoC埋め込み型プログラマブルロジックePLXの設計アーキテクチャの検討と回路マッピングの評価(FPGAとその応用及び一般)
• SoC埋め込み型プログラマブルロジックePLXの設計アーキテクチャの検討と回路マッピングの評価(FPGAとその応用及び一般)
• C-12-9 リコンフィギャラブルシステムに適したAES暗号回路の設計(C-12.集積回路B(ディジタル),一般講演)
• C-003 遺伝的アルゴリズムによるアナログIC自動レイアウトシステム(C.アーキテクチャ・ハードウェア)
• ビアプログラマブルデバイスVPEXのチップ評価とDES暗号回路実装の検討(暗号処理回路,システムオンシリコンを支える設計技術)
• クロストークノイズの低減を指向した配置手法(設計・検証, FRGAとその応用及び一般)
• クロストークノイズの低減を指向した配置手法(設計・検証, FRGAとその応用及び一般)
• クロストークノイズの低減を指向した配置手法(設計・検証, FRGAとその応用及び一般)
• ビアプログラマブルデバイスVPEXの配線遅延評価(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• 各種暗号処理に適した2入力LUTアレイ型プログラマブルロジックアーキテクチャの検討(HPCとアーキテクチャ,デザインガイア2009 VLSI設計の新しい大地)
• ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
• ビアプログラマブルデバイスVPEXのロジックエレメント改良による面積削減と高性能化(学生・若手研究会)
• SoC埋め込み型プログラマブルロジックePLXのネットワークセキュリティ処理への応用(スマートパーソナルシステム,一般)
• D-18-3 EBプログラマブルロジック素子用ロジックエレメントの設計(D-18. リコンフィギャラブルシステム, 情報・システム1)
• 物理複製防止デバイスアービターPUFの設計および測定評価(システム設計と高位・論理設計,物理設計及び一般)
• A-1-3 超並列SIMD型プロセッサMX-1のためのガロア体演算によるAES用SubBytes変換の高速化(A-1.回路とシステム,一般セッション)
• A-1-2 超並列SIMD型演算プロセッサMX-1へのMersenne Twisterの実装(2)(A-1.回路とシステム,一般セッション)
• A-1-1 超並列SIMD型演算プロセッサMX-1へのMersenne Twisterの実装(1)(A-1.回路とシステム,一般セッション)
• USBトークンによるPKI相互認証を用いたセキュアネットワーク上でのシングルサインオンシステムの提案と実装(通信のための信号処理,符号理論,一般)
• USBトークンによるPKI相互認証を用いたセキュアネットワーク上でのシングルサインオンシステムの提案と実装(通信のための信号処理,符号理論,一般)
• USBトークンによるPKI相互認証を用いたセキュアネットワーク上でのシングルサインオンシステムの提案と実装(通信のための信号処理,符号理論,一般)
• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-)
• ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地)
• 3ZE-3 共通鍵ブロック暗号回路のFPGA上での小面積実装手法の検討(暗号実装・解析,一般セッション, セキュリティ,情報処理学会創立50周年記念)
• Domino-RSL方式を用いたDES暗号回路設計と電力差分解析(DPA)攻撃に対する耐性の検証(暗号処理回路,システムオンシリコンを支える設計技術)
• 遅延時間差検出型アービターPUFによるセレクタ遅延時間測定評価 (VLSI設計技術)
• D-18-1 MPU搭載FPGAボードを用いた情報家電向け暗号通信システムの設計と実装(D-18. リコンフィギャラブルシステム,一般セッション)
• EB直描を使ったマスクレスビアプログラマブルデバイスVPEXの提案と回路性能評価(回路方式,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• 暗号回路の電力差分解析攻撃に対して耐性があるドミノ型RSL回路の提案(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• EB直描を使ったマスクレスビアプログラマブルデバイスVPEXの提案と回路性能評価(回路方式,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• 暗号回路の電力差分解析攻撃に対して耐性があるドミノ型RSL回路の提案(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• EB直描を使ったマスクレスビアプログラマブルデバイスVPEXの提案と回路性能評価(回路方式,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• 暗号回路の電力差分解析攻撃に対して耐性があるドミノ型RSL回路の提案(消費電力1,デザインガイア2007-VLSI設計の新しい大地を考える研究会-)
• ビアプログラマブルロジックVPEXを用いた固定秘密鍵埋め込み型RSA暗号回路の設計(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
• 小型組み込み機器によるセキュアなIPv6リモート制御システムの構築と検証(通信のための信号処理,符号理論,一般)
• 小型組み込み機器によるセキュアなIPv6リモート制御システムの構築と検証(通信のための信号処理,符号理論,一般)
• 小型組み込み機器によるセキュアなIPv6リモート制御システムの構築と検証(通信のための信号処理,符号理論,一般)
• 超並列処理を用いた疑似乱数生成アルゴリズムMersenneTwisterの実装及び評価(並列処理技術,組込み技術とネットワークに関するワークショップETNET2011)
• 超並列処理を用いた疑似乱数生成アルゴリズムMersenneTwisterの実装及び評価(並列処理技術,組込み技術とネットワークに関するワークショップETNET2011)
• マックスプラス代数系に基づくモルフォロジカル・ウェーブレット変換を用いた電子透かしの実装及び評価(五感メディアの品質,コミュニケーションデザイン,画像符号化,食メディア,一般)
• マックスプラス代数系に基づくモルフォロジカル・ウェーブレット変換を用いた電子透かしの実装及び評価(五感メディアの品質,コミュニケーションデザイン,画像符号化,食メディア,一般)
• 超小型組込みボードを用いた暗号処理の並列化に関する研究(並列処理技術,組込み技術とネットワークに関するワークショップETNET2011)
• 超小型組込みボードを用いた暗号処理の並列化に関する研究(並列処理技術,組込み技術とネットワークに関するワークショップETNET2011)
• ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
• ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価(アーキテクチャ設計2,システムオンシリコンを支える設計技術)
• 悪意ある攻撃から機密情報を守る耐タンパLSI設計手法(ディペンダブルコンピューティングシステム及び一般)
• 悪意ある攻撃から精密情報を守る耐タンパLSI設計手法(ディペンダブルコンピューティングシステム及び一般)
• Domino-RSL方式を用いたDPA耐性を持つDES暗号回路の設計試作と安全性評価(論理設計1,システムオンシリコンを支える設計技術)
• 遅延時間差検出型アービターPUFによるセレクタ遅延時間測定評価(論理設計1,システムオンシリコンを支える設計技術)
• 上流設計工程でのサイドチャネル攻撃に対する耐タンパ検証手法とその評価
• SIMD型組込みプロセッサによる擬似乱数生成アルゴリズムの並列処理実装とその評価(計算機システム,学生論文)
• 悪意ある攻撃から機密情報を守る耐タンパLSI設計手法
• 暗号処理用LSIに組み込まれたハードウェアトロイに関する研究(設計手法及び一般,デザインガイア2011-VLSI設計の新しい大地-)
• 耐タンパLSI設計技術 : 模倣品防止のための物理複製不可能なデバイス(招待講演,学生・若手技術者育成のための研究会)
• TDCを用いたRG-DTM PUFの検討(セキュリティ,デザインガイア2011-VLSI設計の新しい大地-)
• TDCを用いたRG-DTM PUFの検討(セキュリティ,デザインガイア2011-VLSI設計の新しい大地-)
• ビアプログラマブルロジックVPEXのソフトエラー率の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
• ビアプログラマブルアナログ(VPA)の提案と基本素子構造の検討(ポスター講演,ポスターセッション,学生・若手技術者育成のための研究会)
• 多重化ユニットを用いた物理的複製不可能関数とその実装評価
• 統計補正処理を用いた経路選択リングオシレータPUFとその実装評価
• 上流設計工程でのサイドチャネル攻撃に対する耐タンパ検証手法とその評価
• ビアプログラマブルロジックVPEXのソフトエラー率の検討
• ビアプログラマブルアナログ(VPA)の提案と基本素子構造の検討
• TDCを用いたRG-DTM PUFの検討
• TDCを用いたRG-DTM PUFの検討
• 組み込み機器における効果的な情報ハイディング手法の検討(画質・音質評価,知覚・認知メトリクス,人間視聴覚システム,一般)
• Dual-Rail RSLメモリ方式を用いた耐タンパDES暗号回路の設計(暗号と高位設計,システムオンシリコンを支える設計技術)
• ビアプログラマブルASICアーキテクチャVPEXの消費電力評価と面積・遅延性能評価(電力/電源解析,システムオンシリコンを支える設計技術)
• 暗号処理用LSIに組み込まれたハードウェアトロイに関する研究
• 耐タンパLSI設計技術 : 模倣品防止のための物理複製不可能なデバイス
• A-7-1 超小型組込みボードを用いた階層型フィルタリング手法の実装と評価(A-7.情報セキュリティ,一般セッション)
• ストリーム暗号CryptMTのデータ並列処理による高速化手法及びSIMD型組込みプロセッサによる実装と評価(計算機システム,学生論文)
• A-7-9 ストリーム暗号CryptMTのデータ並列処理による高速化について(A-7.情報セキュリティ,一般セッション)
• A-7-4 モルフォロジカルパターンスペクトラムを用いた検出技術によるプライバシー保護手法の検討(A-7.情報セキュリティ,一般セッション)
• C-12-32 連想メモリを用いたハードウェアトロイ監視回路についての検討(LSIアーキテクチャ,C-12. 集積回路,一般セッション)
• RC-002 マトリクスアーキテクチャ型超並列演算プロセッサを用いたMersenne Twisterの並列処理実装とその評価(計算機アーキテクチャと並列処理,C分野:ハードウェア・アーキテクチャ)
• N-035 プライバシー保護のための閲覧者権限に応じた画像フィルタリング手法の提案(電子化知的財産・社会基盤,N分野:教育・人文科学)
• ビアプログラマブルアナログ回路VPAのチップ設計と特性評価(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• ビアプログラマブルアナログ回路VPAのチップ設計と特性評価(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• トリプルDES回路に組み込まれたハードウェアトロイの試作とその検知手法の検討(応用システム,デザインガイア2012-VLSI設計の新しい大地-)
• Dual-Rail RSLメモリ方式を利用したサイドチャネル攻撃耐性を有するAES暗号回路(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• Dual-Rail RSLメモリ方式を利用したサイドチャネル攻撃耐性を有するAES暗号回路(LSI・集積回路および実装技術,デザインガイア2012-VLSI設計の新しい大地-)
• 物理的複製不可能関数(PUF)デバイスにおけるレスポンスの再現性向上のための軟判定Fuzzy Extractorの検討
• 8.3 耐タンパ共通鍵暗号回路(第8章:セキュリティ,ディペンダブルVLSIシステム)
• [招待講演]耐タンパ暗号回路のLSI設計手法
• Dual-Rail RSL メモリ方式を用いた耐タンパDES暗号回路の設計
• ビアプログラマブルアナログ回路VPAのチップ設計と特性評価
• Dual-Rail RSL メモリ方式をりようしたサイドチャネル攻撃耐性を有する
• Dual-Rail RSL メモリ方式をりようしたサイドチャネル攻撃耐性を有する

もっと見る 閉じる

スポンサーリンク