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(株)東芝研究開発センターデバイスプロセス開発センター | 論文
- hp22 nm Node Low Operating Power(LOP)向けSub-10nmゲートCMOS技術(VLSI回路,デバイス技術(高速,低電圧,低電力))
- Ultra Low-k 膜(k=2.0)及び選択的バリア層CuSiNを適用した32nm世代向けCu配線技術
- 微細金属配線における抵抗率のサイズ効果予測のためのモンテカルロ・シミュレーション(プロセス・デバイス・回路シミュレーション及び一般)
- 一括後抜きプロセスを用いた低コストエアギャップ配線技術(配線・実装技術と関連材料技術)
- ポーラス Low-k/Cu 配線におけるダメージ修復技術
- 130, 90, 65nm及びそれ以降の多層配線技術における low-k 絶縁膜技術
- 130, 90, 65nm及びそれ以降の多層配線技術におけるlow-k絶縁膜技術
- 45nmノード向け高信頼Cuデュアルダマシン配線のためのPVD/ALD/PVD積層バリアメタル構造
- MSQ膜を用いたCuダマシン配線プロセスにおける積層剥がれ現象
- MSQ膜を用いたCuダマシン配線プロセスにおける積層剥がれ現象( : 低誘電率層間膜及び配線技術)
- 高性能Cu配線に向けたAlピラー技術
- F_2 (Ar) プラズマ前処理を用いたTiN上への選択Wヴィアプラグ形成
- 90nm node CMOSプロセスによる128Mb-FBC(Floating Body Cell)メモリの技術開発(新メモリ技術とシステムLSI)
- 90nmCMOSプロセスによる128Mb-FBC(Floating Body Cell)メモリの技術開発(先端CMOSデバイス・プロセス技術)
- 不純物に起因するポテンシャル揺らぎの電子移動度への影響
- 32nm世代以降に向けた高性能Two-step Recessed SiGe-S/D構造pMOSFET(シリコン関連材料の作製と評価)
- SON-MOSFETの作製とULSIへの応用
- ESS技術を用いたSON-MOSFETの作成
- 吸湿によるヴィア不良のメカニズム及び45nm世代多層配線デザインへの影響(低誘電率層間膜,配線材料及び一般)
- SiON pMOSFETに対するNBTI劣化のモデリング(ゲート絶縁膜、容量膜、機能膜及びメモリ技術)