加算器アーキテクチャ比較評価のための消費エネルギー解析モデルの提案(低消費電力設計,デザインガイア2012-VLSI設計の新しい大地-)
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概要
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超低電圧領域で低消費エネルギーかつ高速動作する加算器の設計のための設計指針を示すため、順次桁上げ加算器、桁上げ先見加算器、並列プレフィックス加算器の各アーキテクチャの構成要素から遅延時間及び消費エネルギーに関して解析モデルを構築した。アーキテクチャ毎に解析モデルを作り、比較することで、ビット幅の影響による大小関係や影響の受け方を明示することが可能となる。結果、ビット幅増加の影響を最も受けるのが順次桁上げ加算器であり、最も影響を受けにくいのが並列プレフィックス加算器(Brent-Kung)であることがわかった。
- 一般社団法人電子情報通信学会の論文
- 2012-11-19
著者
-
宇佐美 公良
芝浦工業大学
-
宇佐美 公良
株式会社 東芝 セミコンダクター社
-
宇佐美 公良
芝浦工業大学情報工学科
-
小西 奈緒
芝浦工業大学大学院理工学研究科電気電子情報工学専攻
-
小西 奈緒
芝浦工業大学大学院理工学研究科
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