ヘテロジニアスなマルチコアプロセッサ向けI/O制御機構の設計と実装(GPUとマルチコア,組込み技術とネットワークに関するワークショップETNET2012)
スポンサーリンク
概要
- 論文の詳細を見る
組込みシステム向けマルチコアアーキテクチャでは,アプリケーションに合わせて大きさや機能及び速度の異なるプロセッサ,メモリ,及び各種I/Oを接続したヘテロジニアスな構成が有効である.とりわけ,組込みシステムの特色でもある各種I/O処理を低遅延かつ高スループットで実現できるマルチコアプロセッサ向けI/O制御機構の実現が望まれる.そこで本研究ではマルチコアプロセッサにおいてI/O処理専用のコアを持つヘテロジニアスなマルチコアプロセッサを想定し,そのコアにI/O制御機構を設計,実装することで効率的なI/O処理を実現する.設計したI/O制御機構はハードウェアによるI/Oリクエストの管理とI/Oデバイスとの通信を可能とし,ソフトウェアでのI/O制御をした場合と比べ,低遅延かつ高スループットなI/O操作を実現した.
- 2012-02-24
著者
-
松谷 宏紀
東京大学大学院情報理工学系研究科
-
松谷 宏紀
慶應義塾大学理工学部
-
水頭 一壽
慶應義塾大学大学院理工学研究科開放環境科学専攻
-
山崎 信行
慶応大
-
山崎 信行
慶應義塾大学
-
水頭 一寿
慶應義塾大学大学院理工学研究科開放環境科学専攻
-
松谷 宏紀
慶應義塾大学環境情報学部:(現)慶應義塾大学大学院理工学研究科
-
松谷 宏紀
東京大学
-
川口 雄輝
慶應義塾大学理工学部
-
水頭 一壽
慶應義塾大学
-
松谷 宏紀
慶應義塾大学
関連論文
- Network-on-Chipにおけるエラー検出・訂正方式に関する研究(ネットワークオンチップとマルチコア,2009年並列/分散/協調処理に関する『仙台』サマー・ワークショップ(SWoPP仙台2009))
- マルチパスイーサネットにおけるOn/Offリンクアクティベーション法の評価(ネットワーク,クラウド及び一般)
- 低遅延オンチップネットワークのための予測ルータの評価(組込みシステムプラットフォーム)
- 低エネルギーを目的とした大規模リコンフィギャラブルプロセッサアレイSMAの予備評価(リコンフィギャラブルアーキテクチャ,デザインガイア2008-VLSI設計の新しい大地)
- Rearrangeable NoC:配線遅延を考慮した分散ルータアーキテクチャ(Inventive and Creative Architecture特別セッションIII)
- マルチパスイーサネットにおける省電力On/Offリンクアクティベーション法(インターコネクト/MPI通信ライブラリ,「ハイパフォーマンスコンピューティングとアーキテクチャの評価」に関する北海道ワークショップ(HOKKE-2009))
- 動的再構成可能プロセッサを用いたIPsec向け暗号処理アクセラレータの設計と実装(コンピュータシステム)
- 動的再構成可能プロセッサを用いた組み込み向け複数暗号処理エンジンの実装(セキュリティ・暗号1, 組込技術とネットワークに関するワークショップ)
- エラー検出・再送機能を備えた低消費電力オンチップルータの設計
- 誘導結合による3次元積層チップおよび転送技術の提案