3次元IC向けFat TreeベースNetwork-on-Chips(マルチコア)
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概要
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半導体技術の進歩によりNetwork-on-Chip (NoC)に搭載できるコアの数が増える一方,配線遅延の問題はますます深刻化している.そこで注目を浴びているのがチップの3次元化である.3次元ICでは,チップを垂直方向に積み重ねることで個々のチップサイズを小さくできる.我々は3次元NoC向けにFat Treeベースのトポロジを検討している.ツリー型トポロジは,ルート付近のリンクの長さが長くなるため配線遅延の点で不利であると考えられてきたが,3次元化によってこの問題を大幅に改善できることが分かった.本論文では,Fat TreeおよびFat H-Treeトポロジを3次元NoC向けに効率的にレイアウトする方法を提案し,チップ面積,配線量,配線遅延,リピータ数,消費電力について同サイズの2次元レイアウトと比較した.その結果,1)配線量は25.0%から最大50.0%削減された,2)配線遅延が小さくなり,挿入されるリピータの数が減った,3)これによりフリットの転送エネルギーが最大59.7%削減された.4) 3次元化によってチップ面積が最大5.0%増加したが,これはメッシュの3次元化に比べて十分低コストである,という点を確かめた.
- 一般社団法人情報処理学会の論文
- 2007-01-22
著者
-
鯉渕 道紘
国立情報学研究所
-
天野 英晴
慶應義塾大学大学院理工学研究科
-
松谷 宏紀
東京大学大学院情報理工学系研究科
-
天野 英晴
慶應義塾大学
-
松谷 宏紀
慶應義塾大学理工学部
-
松谷 宏紀
慶應義塾大学:(現)東京大学大学院情報理工学系研究科
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