予測機構を持った低遅延オンチップルータアーキテクチャ(集積回路とアーキテクチャの協創 : どう繋ぐ?どう使う?マルチコア)
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概要
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Network-on-Chip(NoC)において,コア間の通信遅延はアプリケーションの性能を左右する重要な要素である.ルータがパケットを転送するために要するサイクル数を減らすため,我々は予測機構を用いた低遅延ルータを提案してきた.本ルータでは,次に転送する出力チャネルを予測し,パケットの到着前に予めアービトレーションを完了させておく.この投機処理により各ルータにおける経路計算およびアービトレーションステージを省略し,低遅延な通信を実現する.本論文では,予測機構を持ったルータのデータパス構造,バッファ管理機構,アービタ,予測失敗時のリカバリ機構について検討する.これらの機能を持った予測ルータをNoC向けに設計し,面積,フリット転送エネルギー,通信遅延について評価した結果,予測ルータは通常のルータと比べて,面積と転送エネルギーがそれぞれ23.4%と10.0%増加したが,64〜256コアのネットワークにおいて通信遅延が14.2〜23.7%減少した.
- 2008-05-06
著者
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