ヘテロジニアスなマルチコアプロセッサ向け分散TLB機構の設計と実装

概要

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組込みシステム向けマルチコアアーキテクチャでは,アプリケーションに合わせて大きさや機能,速度の異なるプロセッサやメモリ,及び各種 I/O を Network-on-Chip(NoC) を用いて接続したヘテロジニアスな構成が有効である.本研究では,ヘテロジニアスなマルチコアプロセッサ向けに,分散 TLB(Translation-Lookaside Buffer) を用いた効率的なメモリ管理機構を提案する.具体的には,コアごとに専用の小規模な 1 次 TLB,及び全コアで共有する 2 次 TLB を実装し,各コアにおいて 1 次 TLB でミスが生じた場合のみ,2 次 TLB にアクセスする.このようなヘテロジニアスなマルチコアにおいて,コアごとの 1 次 TLB サイズを調節することで TLB 全体の高性能化及び面積コストの削減を図る.予備評価の結果,階層構造を持たない TLB 機構の場合と比較して,分散 TLB 機構では面積と消費電力の軽減が確認された.
2012-02-24