データ並列性を抽出するプリフェッチ機構の設計と実装(アーキテクチャ,組込技術とネットワークに関するワークショップETNET2009)
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概要
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マルチメディア処理を高速に実行するためのアーキテクチャとして,SIMD演算器やベクトル演算器が挙げられる.これらのアーキテクチャでは複数のデータに対して同時に同じ処理を実行できるが,メモリがプロセッサと比較して低速であるため,演算性能を十分に活かすだけのデータを供給できていない.本論文では,マルチメディア処理のメモリアクセスパターンから次にアクセスされるアドレスを予測し,プリフェッチを行うことでメモリアクセスレイテンシを低減する手法を提案する.EEMBCのDENBenchの一部を用いて評価を行った結果,IPCの向上を確認した.
- 一般社団法人情報処理学会の論文
- 2009-02-26
著者
-
水頭 一壽
慶應義塾大学大学院理工学研究科
-
山崎 信行
慶應義塾大学大学院理工学研究科
-
水頭 一壽
慶應義塾大学大学院理工学研究科開放環境科学専攻
-
村田 裕介
慶應義塾大学理工学部情報工学科
-
山崎 信行
慶應義塾大学
-
水頭 一寿
慶應義塾大学大学院理工学研究科開放環境科学専攻
-
山崎 信行
慶応義塾大学大学院理工学研究科開放環境科学専攻
-
村田 裕介
慶應義塾大学大学院理工学研究科開放環境科学専攻
-
水頭 一壽
慶應義塾大学
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