通信フレーム処理向けFPGA構成および検証方法(論理設計1,デザインガイア2010-VLSI設計の新しい大地-)
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概要
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本稿は,大規模かつ高速な通信フレーム処理向けSoCのFPGAによる検証手法を提案する.通信処理の独立性を利用してシステムを個別ブロック毎にFPGAに分割し,FPGA間はフレーム信号と制御信号を送信側クロックに並走させ,FIFOを介してそれらを受信側クロックに同期させて受信できる構成とすることで高速で大規模なSoCのFPGA検証を可能とした.さらに検証未完了のブロックが全体検証期間を増大させないようにするための代替回路,折り返し回路を用いた検証手法やFECおよび暗号等の通信プロトコルを用いた通信を一般的な検証装置で検証する手法を考案した.これらを通信フレーム処理向けSoCのFPGA検証に実際に適用して有効性を確認した.
- 2010-11-22
著者
-
重松 智志
NTTマイクロシステムインテグレーション研究所
-
中西 衛
NTTマイクロシステムインテグレーション研究所
-
浦野 正美
NTTマイクロシステムインテグレーション研究所
-
草場 律
NTTマイクロシステムインテグレーション研究所
-
安田 禎之
NTTマイクロシステムインテグレーション研究所
-
中西 衛
NTT LSI研究所
-
川合 健治
NTTマイクロシステムインテグレーション研究所
-
川合 賢治
NTTマイクロシステムインテグレーション研究所
-
浦野 正美
日本電信電話株式会社nttマイクロシステムインテグレーション研究所
-
重松 智志
NTTマイクロインテグレーション研究所
-
草場 律
NTTマイクロインテグレーション研究所
-
川合 健治
NTTマイクロインテグレーション研究所
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