A 10-bit 800-Column Low-Power RAM Bank Including Energy-Efficient D-Flip-Flops for a Column-Parallel ADC(<Special Section>Analog Circuit Techniques and Related Topics)
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概要
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This paper describes the design of a random access memory (RAM) bank with a 0.35-μm CMOS process for column-parallel analog/digital converters (ADC) utilized in CMOS imagers. A dynamic latch is utilized that expends neither input DC nor drain current during the monitoring phase. Accuracy analysis of analog/digital conversion error in the RAM bank is discussed to ensure low power consumption of a counter buffer circuit. Moreover, the counter buffer utilizes a combination of NMOS and CMOS buffers to reduce power consumption. Total power consumption of a 10-bit 800-column 40MHz RAM bank is 2.9mA for use in an imager.
- 社団法人電子情報通信学会の論文
- 2007-02-01
著者
-
OKURA Tetsuro
The Division of Electrical, Electronic and Information Engineering, Osaka University
-
大倉 俊介
Division Of Electrical Electronic And Information Engineering Osaka University
-
Okura Tetsuro
The Division Of Electrical Electronic And Information Engineering Osaka University
-
Indika U.
Division Of Electrical Electronic And Information Engineering Osaka University
-
OKURA Shunsuke
Division of Electrical, Electronic and Information Engineering, Osaka University
-
OKURA Tetsuro
Division of Electrical, Electronic and Information Engineering, Osaka University
-
TANIGUCHI Kenji
Division of Electrical, Electronic and Information Engineering, Osaka University
-
Taniguchi Kenji
Division Of Electrical Electronics And Information Engineering Graduate School Of Engineering Osaka
-
Taniguchi Kenji
The Division Of Electrical Electronic And Information Engineering Osaka University
-
Taniguchi Kenji
Division Of Electrical Electronic And Information Engineering Osaka University
-
Taniguchi Kenji
Osaka Univ. Suita‐shi Jpn
-
Okura Shunsuke
Division Of Electrical Electronic And Information Engineering Osaka University
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