半導体素子レベル低ノイズ化を目的としたオンチップ伝送線路における磁性薄膜電磁ノイズ抑制体の基礎特性評価(EMC一般)
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概要
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チップ上の電源配線を想定し,SOI-CMOSプロセスにより線幅10μm程度のコプレーナ伝送線路とマイクロストリップ線路を形成し,膜厚が0.5μmのCoZrNb磁性薄膜を製膜し,電磁ノイズ抑制体として十分な損失が得られるかを検討した.その寸法は膜長が1.91mm,膜幅が0.86mmであり,我々の既報に比べて1/35まで小面積かつ1/8まで膜長を短縮した.磁性薄膜をコプレーナ伝送線路上においた場合は7GHzで37%,マイクロストリップ線路上に置いた場合は5.4GHzで17%と,既報と比較して大きなノイズ抑制効果を得た.その結果,我々の既報に比べて1/35まで小面積かつ1/8まで膜長を短縮した磁性薄膜を用いて,十分なノイズ抑制効果を得た.
- 社団法人電子情報通信学会の論文
- 2009-08-28
著者
-
山口 正洋
東北大学工学部
-
遠藤 恭
東北大学
-
遠藤 恭
東北大学工学研究科電気通信工学専攻
-
稲垣 孝嘉
東北大学
-
三束 芳央
東北大学
-
室賀 翔
東北大学工学研究科
-
鈴木 充
東北大学工学研究科
-
稲垣 孝嘉
東北大学工学研究科
-
三束 芳央
東北大学工学研究科
-
山口 正洋
東北大・工
-
山口 正洋
東北大学
-
山口 正洋
東北大学大学院工学研究科
-
山口 正洋
東大 大学院医学系研究科
-
室賀 翔
東北大学
-
山口 正洋
東北大学大学院
-
遠藤 恭
東北大学大学院工学研究科
-
山口 正洋
東北大学工学研究科電気通信工学専攻
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