FPGAのチップ面積及び遅延を最適化するクラスタリング手法(設計技術/CAD,<特集>リコンフィギャラブルシステム論文)
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概要
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現在,FPGA(Field Programmable Gate Array)の製造プロセスはディープサブミクロン時代を迎えており,回路遅延における配線遅延の割合が相対的に大さくなっている.回路遅延を改善する一つの方法として,高速なローカル配線をもつクラスタベースFPGAアーキテクチャを用いることが挙げられる.本論文では,配線遅延の削減を図るためにクリティカルパス上のLUT(Look up Table)を積極的にクラスタ内のローカル配線で接続し,クラスタ外の配線を配線性指標に基づいて最適化することで,クラスタ内外の配線リソースを同時に最適化するクラスタリング手法を提案する.そして,提案手法をチップ面積,遅延及び配置配線処理への負担の軽減という側面から評価する.その結果,チップ面積で最大21%,遅延において最大28%改善することができた.また,配置配線に要する時間を最大54%高速化できた.
- 2006-06-01
著者
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