FPGA用テクノロジマッピングにおける効率的なカット列挙手法について(FPGAとその応用及び一般)
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概要
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本稿ではカット列挙を行う効率的なアルゴリズムの提案を行う.他の多くの既存アルゴリズムと異なり,本アルゴリズムはトップダウン型の列挙アルゴリズムに基づいている.カット展開を行う際の終了条件を適切に定めて探索範囲を狭めることでトップダウン型の処理を高速に行っている.実験結果より,本アルゴリズムがほぼ列挙されるカット数に比例した手間で処理を行っていることが示されている.また,実験結果より既存のボトムアップ型アルゴリズムはカット数に比例した手間では処理を行えず,カット列挙の際にファンインのカット数の積に比例した手間を必要としていることも明らかになった.通常,ファンインのカット数の積はオーダーとしてカット数より大きいため,既存のボトムアップアルゴリズムに対して本提案アルゴリズムは計算時間の点で優位であると言える.また,ボトムアップアルゴリズムは列挙したカットを保持しておかなければならないのに対して提案アルゴリズムでは保持する必要がないため,使用メモリ量的にも優位である.
- 2007-01-17
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