遷移遅延故障テストにおけるディレイ検出パス長計算の高速化手法の提案(欠陥ベーステスト,VLSI設計とテスト及び一般)
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概要
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製造プロセスの微細化とチップの高速化に伴い,微小なディレイ故障が未検出なことによるチップ品質が問題になっている.遷移遅延故障テストにおけるディレイ故障の検出能力を評価するため,筆者らは,故障検出パス長を計算して検出故障の発生確率を評価する統計的遅延品質モデルを提案した.しかし,故障検出パス長の計算は多大な処理時間を要するため,その高速化が求められていた.本論文では,故障検出パス長を高速で計算する手法を提案し,その処理時間と検出精度を評価する.その結果,提案手法が高精度で高速な計算を実現できることを確認できた.
- 2006-02-10
著者
-
佐藤 康夫
九州工業大学:jst Crest
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浜田 周治
株式会社半導体理工学センター
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前田 敏行
株式会社半導体理工学センター
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佐藤 康夫
(株)半導体理工学研究センター
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浜田 周治
(株)半導体理工学研究センター
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前田 敏行
(株)半導体理工学研究センター
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高取 厚夫
(株)半導体理工学研究センター
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野津山 泰行
(株)半導体理工学研究センター
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