CMOSを融合したアクティブプルダウン論理回路
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概要
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シリコン高速論理LSIにおいては,半導体プロセスの微細化に伴い速度性能の向上が著しい.ところが,従来のECL回路では定電流を流すため動作していない時も消費電力を必要とすること,またCMOS,BiCMOS回路では論理振幅が2.5-3.3Vと大きいため消費電力が高周波動作領域では増大することなどにより,消費電力の低減が特に通信用高速論理LSIにおける大きな課題となっている.SPL回路はNTL回路をベースとしたアクティブプルダウン形超高速低電力論理回路である.また,すでに全ゲートSPL回路の10kゲートのゲートアレイLSIを試作して良好なファンクション動作特性を得ることができている.本報告では,低消費電力性に優れたCMOSを融合したアクティブプルタウン回路(SPL-C回路)を提案し,試作した結果を述べる.
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
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