ジョグ挿入を伴ったチップコンパクション手法
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概要
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いかに小さいレイアウト面積で電子回路を実現するかがLSI設計のかぎである.そのため,与えられたレイアウトを1次元的に圧縮するコンパクション手法に関する研究が活発に行われている.レイアウト面積は配線の折れ曲がり(ジョグ)を許してでも小さくすることが好ましい.チャネル配線領域に対しては圧縮に寄与するジョグを自動的に挿入しながらコンパクションを行う手法が提案されている.これらは,計算機何学の分野における図形処理算法である平面掃引法を応用したものであり,複雑な設計規則に追従する等,柔軟性をもち,かつ高速である.しかし,これらの手法を機能ブロックを含むチップ領域全体に対して適用するのは非常に困難であるばかりか,効率が悪い.そこで本論文では平面掃引法に基づくコンパクション手法の利点を継承した,ジョグ挿入を伴うチップコンパクション手法を提案する.提案する手法は,制約グラフ上の最短径路探索に基づいたものであり,機能ブロックを効率的に扱うことができる.更に,本手法の有効性を計算機実験によって示す.
- 社団法人電子情報通信学会の論文
- 1993-07-25
著者
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