1Gb SDRAMの高速化メモリブロックレイアウト方式
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概要
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ギガビット世代の大容量DRAMは高性能MPUを搭載したハイエンドEWS/PCへの使用が想定され、メモリバンド幅の大幅な向上が要求される。しかし、従来のメモリブロック配置ではチップの大寸化を考慮すると、配線遅延による信号スキューがアクセス高速化の阻害要因となる。今回、信号スキューを最小限に抑える方式としてメモリブロックの階層型レイアウトを考案し、1GbシンクロナスDRAMに適用したのでその内容を報告する。
- 社団法人電子情報通信学会の論文
- 1996-03-11
著者
-
下邨 研一
三菱電機(株)先端技術総合研究所
-
坂下 徳美
三菱電機(株)先端技術総合研究所
-
奥田 文宏
(株)エルテック
-
小守 伸史
三菱電機(株)先端技術総合研究所
-
久間 和生
三菱電機(株)先端技術総合研究所
-
小守 伸史
三菱電機(株)
-
久間 和生
三菱電機株式会社 システムlsi事業統括部
-
坂下 徳美
三菱電機株式会社システムLSI事業統括部
-
阿部 東彦
三菱電機(株)先端技術総合研究所
-
新田 泰彦
三菱電機(株)先端技術総合研究所
-
奥田 文宏
株式会社エルテック
-
久間 和生
三菱電機(株)
-
下邨 研一
三菱電機株式会社
-
新田 泰彦
三菱電機株式会社先端技術総合研究所
-
坂下 徳美
三菱電機(株)システムLSI事業統括部
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