A Low-Power DSP Core Architecture for Low Bitrate Speech Codec(Special Section on Digital Signal Processing)
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概要
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A VLSI implementation of a low-power DSP core is described, which is dedicated to the G.723.1 low bitrate speech codec. A number of sophisticated DSP microarchitectures are devised mainly on dual multiply accumulators, rounding and saturation mechanisms, and two-banked on-chip memory. The main attempt is focused on lowering the clock frequency, and therefore on reducing the total power consumption, at the cost of a fairly small increase of chip area. The proposed DSP architecture has been integrated in the total area of 7.75mm^2 by using a 0.35μm CMOS technology, which can operate at 10 MHz with the dissipation of 44.9mW from a single 3V supply.
- 社団法人電子情報通信学会の論文
- 1998-08-25
著者
-
Okuhata Hiroyuki
Graduate School Of Engineering Osaka University
-
Miki M
Sharp Corp. Nara‐shi Jpn
-
Onoye Takao
Graduate School Of Engineering Osaka University
-
Shirakawa Isao
Graduate School Of Applied Informatics University Of Hyogo
-
MIKI Morgan
Graduate School of Engineering, Osaka University
-
Miki Morgan
Graduate School Of Engineering Osaka University
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