Area-Efficient Reconfigurable Architecture for Media Processing
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概要
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An area-efficient dynamically reconfigurable architecture is proposed, which is dedicated to media processing. To implement a compact but high performance device, which can be used in consumer applications, the reconfigurable architecture distinctively performs 8-bit operations required for media processing whereas fine-grained operations are executed with the cooperation of a host processor. A heterogeneous reconfigurable array is composed of four types of cells, for which configuration data size is reduced by focusing application domain on media processing. Implementation results show that a multi-standard video decoding can be achieved by the proposed reconfigurable architecture with 1.1×1.4mm2 in a 90nm CMOS technology.
- (社)電子情報通信学会の論文
- 2008-12-01
著者
-
尾上 孝雄
大阪大学大学院情報科学研究科情報システム工学専攻
-
Onoye T
Kyoto Univ. Kyoto‐shi Jpn
-
Onoye Takao
Graduate School Of Engineering Osaka University
-
Shirakawa I
Univ. Hyogo Kobe‐shi Jpn
-
Shirakawa Isao
Graduate School Of Applied Informatics University Of Hyogo
-
Shirakawa I
Graduate School Of Applied Informatics University Of Hyogo
-
HASHIMOTO Masanori
Graduate School of Information Science and Technology, Osaka University
-
Onoye Takao
Osaka Univ. Suita‐shi Jpn
-
MITSUYAMA Yukio
Graduate School of Information Science and Technology, Osaka University
-
TAKAHASHI Kazuma
Graduate School of Information Science and Technology, Osaka University
-
IMAI Rintaro
Graduate School of Information Science and Technology, Osaka University
-
Mitsuyama Yukio
Department Of Information Systems Engineering Osaka University
-
Imai Rintaro
Graduate School Of Information Science And Technology Osaka University
-
Takahashi Kazuma
Graduate School Of Information Science And Technology Osaka University
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