システムVLSIのための高位面積/遅延/消費電力見積もりに基づく低消費電力指向高位合成手法
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概要
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本稿では, 面積/遅延/実行時間の制約を満たしながら低消費電力なシステムVLSIを合成可能な高位合成システムを提案する.低消費電力化手法として, 1)電源電圧の低減, 2)低消費電力なモジュールの選択, 3)Gated Clockの3つの手法を採用した.一般に, これら3つの手法の適用により消費電力は低減可能であるが, 面積/遅延/実行時間は増加してしまう.提案する手法では, 面積/遅延/実行時間の変化量を予測することによって, これらの各制約を満たしながら初期ハードウェアよりも消費電力を低減したハードウェアを合成することができる.さらに, 計算機実験により消費電力が低減されていることを確認した.
- 社団法人電子情報通信学会の論文
- 2002-01-17
著者
-
柳澤 政生
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学基幹理工学研究科情報理工学専攻
-
大附 辰夫
早稲田大学
-
戸川 望
北九州市立大学国際環境工学部情報メディア工学科
-
野田 真一
早稲田大学理工学部電子・情報通信学科
-
柳澤 政生
早稲田大学
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