Varchsyn(4) : 演算器合成手法

概要

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論理合成システムVarchsynにおける、VHDLで記述された任意ビットの加算やカウンタ、比較器、バリティ発生器等の演算器を制約条件に沿って合成する手法について述べる。論理合成の急速な進歩によりランダムロジックの合成に関しては人手を越える回路の合成が可能となってきている。しかしながら、データバス系、特に演算器をロジックから論理合成で最適な回路を合成するのは依然因難な状況にある。即ち、演算器には動作速度や回路規模が異なる様々な回路構成のものがあるが、これらの構成をそれぞれ保持することなく一定の回路構造から論理構造変換で様々なタイプの演算を合成することは依然因難である。例えば、任意ビットのキャリールックアヘッド加算器からタイミング最適化等によってキャリールックアヘッド加算器並の高速加算器を合成することを因難である。また、ゲートアレイやスタンダードセル等のセミカスタムICでは、加算器やカウンタ、比較器、バリティ発生器等の汎用的な演算器に対して、4ビットや8ビットのハードマクロが提供されることが多く、これらの高機能セルをうまく利用することで回路の速度/面積を向上することができるが、従来の一般的な論理合成のテクノロジマッピング技術ではこれらのような高機能なセルをマッピングすることは因難である。また、ビットスライスタイプのセルを用いたモジュールジェネレータによる演算器の合成システムも提案されているが、これらは合成制約に応じた柔軟な合成が因難である上、ビットスライスにならない演算器の合成には不向きであった。
1993-03-01

Varchsyn(4) : 演算器合成手法

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