Varchsyn(6) : タイミング解析
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概要
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近年,VLSIの設計では論理合成が広く用いられている.論理合成システムでは,回路の遅延/面積を最小にするために何回も繰り返し合成を行い,そのたびに遅延解析を行う.従って,高速で詳細なタイミング解析が必要になる.論理合成では,合成された回路がタイミング制約条件を満たさない場合,再合成を行う必要がある.最も効果的な合成方法は回路の最悪部分の改善である.最悪部分というのはクリティカルパスが最も多く通過する部分であると考えられる.最悪部分を特定するためには,タイミング解析で一度に多数のクリティカルパスを検出する必要がある.この要求から,一度のトレースで多数のクリティカルパスが検出可能な新しいタイミング解析手法を開発し,さらに,インクリメンタル処理により高速化を実現した.
- 一般社団法人情報処理学会の論文
- 1993-03-01
著者
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