ゲートアレイ/CBICレイアウトシステムGALET(1) : システム概要

概要

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半導体製造技術の進展とLSIのシステム化の要請により、LSIチップに搭載される素子数が飛躍的に増大し、レイアウト設計時間も益々長期化する傾向にある。このため短期間での設計、製造が要求されるゲートアレイ、セルベースIC(CBIC)では設計の自動化、処理時間の短縮が重要課題となっている。さらに、回路素子の微細化に伴い、信号遅延における配級遅延の割合が相対的に増大しており、高性能なLSIを設計するためにはレイアウト設計における配線遅延の最適化が必須である。筆者らは、上述のようなレイアウトCADツールへの要請に対応して、ゲートアレイ/セルベースIC用自動レイアウトシステム「GAZBT」を開発した。本システムは階層クラスタリングによるミニカット配置、領域分割による並列詳細配線により大規模なLSIを短時間でレイアウトすることができる上に、配線長予測機能を備えたフロアプランナ、パス遅延制約を保証するタイミングドリプン配置、クロックスキューを低減するクロックツリー生成機能を備え、高性能なサプミクロンLSIの設計が可能である。また、電源配線、パッド-IOバッファ間配線の機能を備え、ゲートアレイだけでなくセルペースICのレイアウトも可能である。本文ではこのシステムで扱うLSIのモデル及びシステム構成と、タイミング保証レイアウトの全体像及びセルベースICレイアウト用機能を説明する。フロアプラン機能、配置配級手法の詳細については、文献[3、4、5]を参照されたい。
一般社団法人情報処理学会の論文
1994-09-20

ゲートアレイ/CBICレイアウトシステムGALET(1) : システム概要

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