スポンサーリンク
富士通マイクロエレクトロニクス | 論文
- トランジスタ領域毎に最適化された複数歪技術を用いる45nm高性能・低リークバルクロジックプラットフォーム技術(IEDM(先端CMOSデバイス・プロセス技術))
- プロセス最適化によるSiGeソース・ドレインPMOSFETの性能向上
- Σ型SiGe-SD構造を有する超高速45nmノード・バルクCMOSデバイス
- Σ型SiGe-SD構造を有する超高速45nmノード・バルクCMOSデバイス(先端CMOSデバイス・プロセス技術)
- Sub-30nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法(低電圧/低消費電力技術、新デバイス・回路とその応用)
- デカボランイオン注入による損傷の形成とその増速拡散への影響
- ハイブリッド・ゲート構造(NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI)を有する高性能サブ35nmバルクCMOSFET : ハイブリッド・ゲート構造(低電圧/低消費電力技術,新デバイス・回路とその応用)
- トランジスタ領域毎に最適化された複数歪技術を用いる45nmノード高性能・低リークバルクロジックプラットフォーム技術
- 不純物閉じ込め層(DCL)を有するサブ40nm高性能CMOS特性(IEDM(先端CMOSデバイス・プロセス技術))
- 65nmノード用高性能25nm CMOS技術
- 65nmノード用高性能25nm CMOS技術(IEDM特集:先端CMOSデバイス・プロセス技術)
- Sub-50nm MOSFETにおけるポリゲート起因キャリア分布ばらつきの抑制(IEDM(先端CMOSデバイス・プロセス技術))
- 32nm世代以降の高信頼多層配線に向けた超薄膜バリア技術(配線・実装技術と関連材料技術)
- 極薄トンネル酸化膜を有するフローティングゲートメモリ : ダイレクトトンネルメモリ(DTM)
- ハイブリッド・ゲート構造(NMOS:不純物閉じ込め層/PMOS:FLAによるNi-FUSI)を有する高性能サブ35nmバルクCMOSFET : ハイブリッド・ゲート構造(低電圧/低消費電力技術,新デバイス・回路とその応用)
- ゲートLERがsub-50nm N-MOSFETのextension不純物分布へ及ぼす影響の直接評価(IEDM特集(先端CMOSデバイス・プロセス技術))
- Sub-30nm NMOSFETにおけるゲートLER起因閾値電圧ばらつきを抑制するための包括的な不純物分布設計法(低電圧/低消費電力技術、新デバイス・回路とその応用)
- 45nmノード以降に適用可能なCu配線用PVDバリアメタル技術(配線・実装技術と関連材料技術)
- スキャンテストにおけるテスト不可能故障の検出を削減するためのテスト生成法(テスト生成,VLSI設計とテスト及び一般)
- マルチサイクルキャプチャテストを用いたフルスキャン設計回路の縮退故障テスト生成(スキャンテスト,VLSI設計とテスト及び一般)