エラー検出回復方式を用いた可変レイテンシ回路のための高速な性能見積もり手法(低電力化・高信頼化,組込み技術とネットワークに関するワークショップETNET2013)
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概要
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エラー検出回復方式を用いた可変レイテンシ回路による,回路の高性能化が期待されている.高性能な可変レイテンシ回路を効率よく設計するためには,回路の性能を高速に見積もる必要があり,回路の動的遅延分布の解析が必須となる.本研究では,信号の時間的変化を最初の変化時刻と最後の変化時刻を使って遷移事象として簡易表現すること,生起確率の低い遷移事象を他の遷移事象と併合することで,より少ない計算量で回路の動的遅延分布と速度性能を見積もる手法を提案する.提案手法によるオーバーフロー判定回路の実効クロック周期の見積もりがFPGAで実測した実効クロック周期に近いことを確認した.
- 一般社団法人電子情報通信学会の論文
- 2013-03-06
著者
-
高橋 篤司
大阪大学大学院工学研究科電気電子情報工学専攻
-
高橋 篤司
東京工業大学 工学部 電気・電子工学科
-
Takahashi Atsushi
Division of Electrical, Electronic and Information Engineering, Osaka University
-
高橋 篤司
東京工業大学
-
高橋 篤司
大阪大学 大学院 工学研究科 電気電子情報工学科専攻
-
Takahashi Atsushi
Division Of Electrical Electronic And Information Engineering Osaka University
-
Takahashi Atsushi
The Department Of Communications And Integrated Systems Tokyo Institute Of Technology
-
Takahashi Atsushi
Department of Communications and Computer Engineering, Tokyo Institute of Technology
-
安藤 健太
大阪大学 大学院工学研究科 電気電子情報工学科専攻
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