FPGA上に実現した可変レイテンシ回路の動作検証(論理設計2,システムオンシリコンを支える設計技術)
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概要
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クロック同期方式の中で主流となっている完全同期方式では,フリップフロップ間の最大遅延がクロック周期の下限を与えるため,回路の高性能化のためにフリップフロップ間の最大遅延を削減することが大きな設計目標となっている.しかし,最大遅延の削減は限界が近付いている.そこで我々は,フリップフロップ間の最大遅延は入力信号パターンによって変動することに着目し,最大遅延よりも短いクロック周期で回路動作を可能にするエラー検出回復方式を導入した可変レイテンシ回路を採用することで回路のさらなる高性能化を目指す.本研究では,加算器をエラー検出回復方式に基づき可変レイテンシ回路としてFPGA上に実装するとともに,その動作を検証,評価するための回路を合わせてFPGA上に実装した.また,シミュレーションによってそれら回路の動作検証を行い,回路の性能を評価した.
- 2011-02-23
著者
-
谷口 研二
大阪大学大学院工学研究科
-
谷口 研二
大阪大学
-
高橋 篤司
大阪大学大学院工学研究科電気電子情報工学専攻
-
Kawai S
Research Section Of Lignin Chemistry Wood Research Institute Kyoto University:(present Address)depar
-
高橋 篤司
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学理工学研究科集積システム
-
谷口 研二
大阪大学大学院工学研究科電気電子情報工学専攻
-
川井 秀一
京都大学生存圏研究所
-
井上 雅文
京大生存研
-
川井 秀一
京都大学生存圏研究所生存圏開発創成研究系
-
川井 秀一
京大木質科学研
-
井上 正文
東京大学アジア生物資源環境研究センター
-
井上 雅文
パナソニックファクトリーソリューションズ株式会社
-
高橋 篤司
東京工業大学
-
谷口 研二
大阪大 大学院工学研究科
-
TAKAHASHI Atsushi
Graduate School of Science and Technology, Tokyo Institute of Technology
-
井上 雅文
東京工業大学大学院理工学研究科集積システム専攻
-
Kawai S
Research Institute For Sustainable Humanosphere Kyoto University
-
右近 祐太
大阪大学大学院工学研究科電気電子情報工学科専攻
-
右近 祐太
大阪大学大学院工学研究科電気電子情報工学専攻
-
井上 雅文
東京工業大学 大学院理工学研究科 集積システム専攻
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