PCB一層配線における集合対間配線のフローを用いた配線長差削減アルゴリズム(実装技術と低消費電力化,デザインガイア2011-VLSI設計の新しい大地-)
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概要
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近年の回路の高速化に伴い,信号の伝搬遅延を高い精度で実現することが求められている.プリント基板(PCB)の配線設計においては配線長を制御することにより所望の伝搬遅延を実現する.本稿は,接続要求が端子間には与えられず,2つの端子集合の間に与えられる集合対間配線問題おいて,配線長をできる限り精密に制御することを目的とし,総配線長最小の条件のもとで効率的に配線長差を削減するアルゴリズムを提案する.
- 2011-11-21
著者
-
高橋 篤司
大阪大学大学院工学研究科電気電子情報工学専攻
-
高橋 篤司
東京工業大学大学院理工学研究科集積システム専攻
-
高橋 篤司
東京工業大学理工学研究科集積システム
-
Takahashi Atsushi
Division of Electrical, Electronic and Information Engineering, Osaka University
-
TAKAHASHI Atsushi
Graduate School of Science and Technology, Tokyo Institute of Technology
-
高橋 篤司
大阪大学大学院工学研究科電気電子情報工学科専攻:大阪大学工学部電子情報工学科
-
山本 祐作
大阪大学大学院工学研究科電気電子情報工学専攻
-
Takahashi Atsushi
Department of Communications and Computer Engineering, Tokyo Institute of Technology
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