加算器におけるクロック周期に応じた遅延エラー率の評価(若手研究会)
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概要
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現在のデジタル回路の多くは大域的なクロックを用いた同期回路である.クロック同期回路における設計では,回路の高性能化のためにクロック周期の短縮が常に求められている.クロック同期方式の中で主流となっている完全同期方式では,フリップフロップ間の最大遅延がクロック周期の下限を与えるため,フリップフロップ間の最大遅延を削減することが大きな設計目標となっているが限界が近付いている.そこで本稿では,フリップフロップ間の最大遅延は入力信号パターンによって変動することに着目し,最大遅延よりも短いクロック周期で回路動作を可能にするエラー検出回復方式の導入を検討する.導入による効果を確認するため,加算器の遅延エラー率を評価し,エラー検出回復方式の導入により加算器の実効クロック周期が短縮することを確認した.
- 2009-12-07
著者
-
谷口 研二
大阪大学大学院工学研究科
-
谷口 研二
大阪大学 大学院 工学研究科
-
高橋 篤司
大阪大学大学院工学研究科電気電子情報工学専攻
-
高橋 篤司
東京工業大学理工学研究科集積システム
-
高橋 篤司
東京工業大学
-
谷口 研二
大阪大 大学院工学研究科
-
谷口 研二
大阪大学大学院工学研究科電気電子情報工学科専攻:大阪大学工学部電子情報工学科
-
右近 祐太
大阪大学 工学部 電子情報工学科
-
高橋 篤司
大阪大学 大学院 工学研究科 電気電子情報工学科専攻
-
高橋 篤司
大阪大学 大学院 工学研究科 電気電子情報工学専攻
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