桁上げビットの二重化によるセルフチェッキング桁上げ先見加算器
スポンサーリンク
概要
- 論文の詳細を見る
本稿では,回路内の単一縮退故障による誤りを検出する,セルフチェッキング桁上げ先見加算器を提案する.提案する加算器は,桁上げビットを二重化しその半分のみをチェッカで比較することで,和ビットを二重化する既存のセルフチェッキング桁上げ先見加算器より小さい.提案法による加算器は2つのオペランドとそのパリティの組を入力とし,出力として加算の結果とそのパリティ予測値,入力パリティ検査部の2つの出力線,チェッカの2つの出力線を持つ.実験の結果,提案する加算器の面積オーバーヘッドは既存のセルフチェッキング加算器の面積オーバーヘッドより最大31%小さくなった.
- 2013-03-06
著者
-
高木 直史
名古屋大学情報科学研究科
-
高木 直史
名古屋大学
-
鬼頭 信貴
京都大学大学院情報学研究科
-
高木 直史
京都大学
-
三苫 晃弘
京都大学
-
鬼頭 信貴
中京大学
-
鬼頭 信貴
中京大学情報理工学部
関連論文
- 超伝導単一磁束量子集積回路の技術動向と超伝導コンピュータの展望
- 複合算術演算の減算シフト型ハードウェアアルゴリズムの設計支援(VLSI設計技術とCAD)
- Nbアドバンストプロセスを用いた単一磁束量子浮動小数点演算器の設計(ディジタル,一般)
- テスト容易なプレフィックス加算器の自動合成手法の検討 (コンピュータシステム)
- テスト容易な並列プレフィックス加算器の設計手法(設計/テスト/検証,設計/テスト/検証)
- SFQ半精度浮動小数点乗算器の設計と試作(デジタル,一般)
- 投票無衝突化手法を用いた小面積画素並列ハフ変換回路(応用,組込技術とネットワークに関するワークショップETNET2009)
- SFQ半精度浮動小数点加算器の設計と試作(デジタル,一般)
- C-8-10 SFQ浮動小数点乗算器の同期化および動作実証(C-8.超伝導エレクトロニクス,一般セッション)
- C-8-13 Nb多層プロセスを用いて試作したシフトレジスタの測定評価(C-8.超伝導エレクトロニクス,一般セッション)