桁上げビットの二重化によるセルフチェッキング桁上げ先見加算器
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概要
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本稿では,回路内の単一縮退故障による誤りを検出する,セルフチェッキング桁上げ先見加算器を提案する.提案する加算器は,桁上げビットを二重化しその半分のみをチェッカで比較することで,和ビットを二重化する既存のセルフチェッキング桁上げ先見加算器より小さい.提案法による加算器は2つのオペランドとそのパリティの組を入力とし,出力として加算の結果とそのパリティ予測値,入力パリティ検査部の2つの出力線,チェッカの2つの出力線を持つ.実験の結果,提案する加算器の面積オーバーヘッドは既存のセルフチェッキング加算器の面積オーバーヘッドより最大31%小さくなった.
- 2013-03-06
著者
-
高木 直史
名古屋大学情報科学研究科
-
高木 直史
名古屋大学
-
鬼頭 信貴
京都大学大学院情報学研究科
-
高木 直史
京都大学
-
三苫 晃弘
京都大学
-
鬼頭 信貴
中京大学
-
鬼頭 信貴
中京大学情報理工学部
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